CXK5T8512TM/TN
โข Read cycle (WE = โHโ)
VCC = 2.7 to 3.6V
VCC = 3.3V ยฑ 0.3V
Item
Symbol -10LLX
-12LLX
-10LLX
-12LLX Unit
Min. Max. Min. Max. Min. Max. Min. Max.
Read cycle time
tRC
100 โ 120 โ 85 โ 100 โ ns
Address access time
tAA
โ 100 โ 120 โ 85 โ 100 ns
Chip enable access time (CE1)
tCO1
โ 100 โ 120 โ 85 โ 100 ns
Chip enable access time (CE2)
tCO2
โ 100 โ 120 โ 85 โ 100 ns
Output enable to output valid
tOE
โ 50 โ 60 โ 40 โ 50 ns
Output hold from address change
tOH
10 โ 10 โ 10 โ 10 โ ns
Chip enable to output in low Z
(CE1, CE2)
tLZ1
tLZ2
10 โ 10 โ 10 โ 10 โ ns
Output enable to output in low Z (OE) tOLZ
5 โ 5 โ 5 โ 5 โ ns
Chip disable to output in high Z
(CE1, CE2)
tHZ1โ1
tHZ2โ1
โ
40
โ
40
โ
35
โ
40 ns
Output disable to output in high Z (OE) tOHZโ1 โ 35 โ 35 โ 30 โ 35 ns
โ1 tHZ1, tHZ2 and tOHZ are defined as the time required for outputs to turn to high impedance state and are not
referred to as output voltage levels.
โข Write cycle
VCC = 2.7 to 3.6V
VCC = 3.3V ยฑ 0.3V
Item
Symbol -10LLX
-12LLX
-10LLX
-12LLX Unit
Min. Max. Min. Max. Min. Max. Min. Max.
Write cycle time
tWC 100 โ 120 โ 85 โ 100 โ ns
Address valid to end of write
tAW
80 โ 100 โ 70 โ 80 โ ns
Chip enable to end of write
tCW
80 โ 100 โ 70 โ 80 โ ns
Data to write time overlap
tDW
40 โ 50 โ 35 โ 40 โ ns
Data hold from write time
tDH
0 โ 0 โ 0 โ 0 โ ns
Write pulse width
tWP
70 โ 70 โ 60 โ 70 โ ns
Address setup time
tAS
0 โ 0 โ 0 โ 0 โ ns
Write recovery time (WE)
tWR
5 โ 5 โ 5 โ 5 โ ns
Write recovery time (CE1, CE2)
tWR1
5 โ 5 โ 5 โ 5 โ ns
Output active from end of write
Write to output in high Z
tOW
5 โ 5 โ 5 โ 5 โ ns
tWHZโ2 โ 40 โ 40 โ 35 โ 40 ns
โ2 tWHZ is defined as the time required for outputs to turn to high impedance state and is not referred to as
output voltage level.
โ5โ